В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM.
Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001.
“Нет проблем”, — сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”.
На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” — подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.